明治安田生命の外貨建終身保険の年間手数料は0.23%ぐらい
明治安田生命の外貨建・エブリバディプラス（運用重視タイプ）が非常に分かりにくかったので、記録しておく。
明治安田 金融機関窓口販売商品 | 外貨建・エブリバディプラス(運用重視タイプ・バランスタイプ)【みずほ銀行用】
2025年8月1日～15日の予定利率は5.14%である。まず、過去の予定利率が閲覧できず、情報開示が不十分である。記録として以下にスクリーンショットを貼っておく。注釈にもあるように、「予定利率でそのまま複利運用されるものではありません」。となると、結局どのぐらいの利率で複利運用されるのかが分からない。ここが最大の問題点。
契約には「契約初期費用」がかかる。2025年4月1日以降は3.80%である（2025年8月15日現在）。過去の定款・約款を確認すると比較できるが、登場当初は4.63%であり、若干値下げされている。世の中の値上げの傾向の2024年～2025年からすると逆行しているが、目標値というスキームがなくなったので、契約者としては値下げが順当である。
初期費用を引いた額を起点に予定利率が複利運用されるわけではない。毎年、「保険契約関係費用」がかかる。これが曲者で、「被保険者の契約年齢、性別およびご契約後の経過期間等により異なるため、表示しておりません」とあるように、不明である。実は、生命保険設計書にも表示されない。
生命保険設計書には、基本保険金額と10年経過時点の解約返戻金額が記載される。基本保険金額は、初期費用を差し引く前の金額である。10年経過時点の返戻率を元に、実質的な利回りが提示される。
ここからは、具体的な金額を仮定する。まず、一時払保険料は最低保険料である 100万円とする（100万円未満では契約できないという意味）。さらに、被保険者は40代男性である。この程度の限定で保険契約関係費用を同定できるのか不明であるが、参考情報として記録しておく。生命保険設計書によると、この場合の返戻率は155.0%となる。10年間の複利運用とすると、1.55^0.1=1.0448となり、実質的な利回りは4.48%である。ここまでは記載されている。
保険契約関係費用が無ければ（、もしくは開示されていれば）予定利率と初期費用から返戻率と実質的な利回りは(1-0.0380)x1.0513^10=1.58650...=158.6%、4.72%になるはずである。返戻率で3.6ポイント、為替が変わらず、為替手数料25セントを無視すると、3.6万円も差が生じる。10年間でならせば、年間3600円が保険契約関係費用ということになる。ざっくり、基本保険金額に対して0.36%（40代男性）である。これはやや上振れた金額であり、さらに精緻に求めてみる。
生命保険設計書には、1年ごとの経過年数における解約返戻金シミュレーションも記載されている。ここで、積立金額という概念が登場する。注釈によると「積立金額は、将来の保険金等のお支払いのために明治安田生命が積み立てる金額です。契約初期費用・保険契約関係費用を差し引いた後の金額であり、期間の経過とともに増加します。契約日から最初の予定利率計算基準日まで10年間の積立金額は、契約日の予定利率が適用されるため確定しています。」要するに、金額は確定している。
1年後から10年後までの10個の積立金額があるため、利率を計算すると端数の関係で若干の変動はあるものの、毎年4.88%~4.90%で増加している。定義からすると、予定利率で運用されるので、毎年5.13%で増加するのではないのか。この差分が、すなわち保険契約関係費用に相当するようである。ある年の積立金額に5.13%を適用し、そこから保険契約関係費用を差し引いた金額が翌年の積立金額である。積立金額に対しては0.22%～0.23%のようである。
結局何が分かりにくかったというと、予定利率と初期費用から予想される実質的な利回りよりも生命保険設計書の実質的な利回りが0.5割ぐらい低くなっており（4.72% → 4.48%）、その理由も根拠も定量的に開示されていない点に尽きる。逆算すると0.22%程度毎年手数料がかかっていたようである。投資信託の信託報酬の最低レンジが0.189%/年であるから、手数料としては妥当だと思われる。
契約が完了したので、本記事を公開する。
測量士、測量士補の勉強始め
2025,年は測量士か測量士補の資格試験を受ける。月内が申込期限で、同一試験日のため、どちらを受けるのか判断を先送りする。今回も独学予定。
国土地理院のウェブサイトに、測量が何たるか、というのは良くまとまっている。まずはこれを読んで我が国としての位置づけについて理解を深めた。
年の瀬に迷いに迷って結局、測量士補のテキストを購入した。240ページぐらいあり、まずは通読してみる。何がすぐに理解出来て、何がさっぱり分からないのか、そもそも良くわかっていない。
書泉なら測量士のテキストもあるかと探してみたが、無かった。測量士補は複種類あったのだが、測量士は本当にテキストが少ない模様。一方で測量入門などの教科書は存在するので1冊購入した。
CATV総合監理技術者の資格更新2025
CATV総合監理技術者の資格更新のためにe-Learningを受講した。あとは証明写真をとってハガキを送付すれば完了のはず。次の5年後も更新するのだろうか。
科目は以下の3つに分かれている。ただし、どれも少しずつ法規が含まれている。
- システム
- 調査・施工
- ブロードバンド
一番馴染みのあるブロードバンドから着手した。特に新しい知見もなく、すんなり終了。有線一般放送向けの技術基準の策定に関与したことがあり、懐かしい感じもあった。
電波強度とかアンテナの利得、ナイフエッジなど、一級陸上無線技術士で勉強したことも復習できた。公式を見ながら出ないと解けないが、昔よりも書いてあることの工学的な意味は理解できるようになった気がする。当時は合格が目的だったので、あまり意味は考えていなかった。
ITU勧告への言及もあり、一連の勧告って本当に使われているんだなぁと実感した。
普段の業務で使わない知識が盛り沢山かつ業界としては一般常識と思われる内容が多い印象を受けた。この業界を俯瞰するなら良い教材だと思う。
なお、総合監理者には1級試験に合格して、上司に一筆書いてもらえばなれる。しかし、5年後の更新料が1級よりも高い。こんな罠があると当時は思わなかった。
動かしてわかるCPUの作り方 第10講
第10講 パイプライン処理により高速化する
いよいよ最終章。そのまえに、GHDLのシミュレションでWarningが出ている。不定値を整数に変換するところで出ていること、実際の入力もそうなっているところまでは検証できた。気になって色々模索したが、原因の特定には至らなかった。おそらく、ROM/RAMのアドレスが不定になっていて、電源投入直後のリセットが同期式のためにしばらくリセットできないことが関係していそうである。ModelSIMだと問題ないのだろうか。
パイプライン化によるハザード解消のために、NOP命令が追加される。NOP命令追加は2段階ある。まずは、CPU_emulatorに立ち戻って対応し、さらに機械語を生成した。その後、VHDLの実行ユニットでも対応した。さらに、ハザードの生成を検出してフラグを立て、2ステージ何もしない状況を追加した。
実装時には、ハザード解消のために2ステージ実行するときに、プログラムカウンタはインクリメントする理由がよく分からなかった。波形を見ながら動作を追った結果、理解できた。実行ユニットでは2ステップの間何もしないが、命令フェッチとデコードは新しいプログラムカウンタで処理しなければならない、というだけのことであった。さらにいうと、後段のRAMへの書き込みも無効になっているので、何も起きないことになった。
シミュレーションの結果、RAMへの書き込みが上手くなされず、出力値が出ていない事に気がついた。書き込みフラグが立っていないところまで突き止めて、ソースに戻って確認した。遅延させたアドレスを見ておらず、変なアドレスに書き込んでいることが判明した。だんだんデバッグも分かってきた気がする。
ところで、書籍の完成度が終盤になるほど低下しているのが気になった。コード変更箇所を赤くするという方針が、守られていないところや一貫していないところがある。いくつかは気がついたのだが、1箇所は見落として上記のバグを作り込んでしまった。
感想
本書籍は、4ステージパイプラインにすることを前提として、最初から最後まで天下り的に設計が提示される。かなり分かった気になれるが、どうしてこうするのが良いのか、といった深い部分の理解は難しそうである。CPUはある意味教育用として枯れた題材なので、そういうものでも良いのかもしれない。
動かしてわかるCPUの作り方 第9講
第9講 プログラムを独立化しメモリを実装する
Quartusを前提とした内容になるため、GHDLで検証するのはやや面倒になってきた。Alteraライブラリを導入すればシミュレーションが可能であることまで確認できた。一方で、タイミングシミュレーションは完全にお手上げになる。
Alteraライブラリについては、Githubから借用した。GHDLでコンパイルしてやれば、altera_mfも普通に使えることが分かった。もちろんテストベンチを書いてシミュレーションもできる。ただ、ROMデータ作成のツールはなく、自動生成されるコードもないので、書籍を参考に写経することになった。
ROMの導入については特に違和感もなく、理解も出来たと思う。気まぐれにaltera_mf.vのaltsyncramを読んでみた。言語を知るにはライブラリを読んでみるのがおすすめという話もあるので。mifという独自フォーマットだけではなく、Intel HEXフォーマットにも対応している模様。ただ、それよりも驚いたのは、VHDLとしてバリバリにフォーマット解析をしているところ。こんなに記述能力が高かったのか。依然として回路設計としてはひたすら配線を手打ちさせらている印象しか持てないのだが、ことシミュレーションについてはかなり柔軟にできそう。
RAMの導入は2段階になっている。前半は、二重に持っていたRAMの実態を、一つにまとめること。その代わり、読み込みと書き込みの2種類のタイミングを考慮できるように、設計をやり直している。機械語を読みだした後に、機械語に含まれるRAMのアドレス（即値）が確定するので、デコードステージでRAMから読み出せば良いということらしい。ところで、RAMのテストベンチをシミュレーションしたところ、RAMに記録されずに入力がそのまま出力に出てくるような波形になっていた。書き込み信号線を考慮するのを失念していたようで、コードを見比べたらすぐに判明した。
ROMとRAM前半を一旦CPUに組み込んでみた。といっても、実機がないのでCPUそのものではなく、CPUテストベンチに組み込んだ。そして、シミュレーション。特に問題なさそうである。
RAMの導入の後半は、AlteraのRAMライブラリを使う。アドレスを指定するバスが読み書きで異なるが、実態は一つであるため、書き込みのタイミングを再検討する必要がある。ところで、RAMへの書き込みを指示する信号は、ライトバックフェーズになった直後に無効になるのだが、なぜこれで安定してRAMへ書けるのかよく分からない。
FFにはセットアップ時間とホールド時間があるのだが、回路遅延に対してホールド時間は無視できるレベルぐらい小さい模様。おそらく、基準クロックのゆらぎは回路遅延よりも更に小さいのだろう（要出典）。概ね理解できた気がする。
動かしてわかるCPUの作り方 第7、8講
第7講 VHDL を用いてCPU を設計する
パタヘネに比べて、この設計に至る過程がかなり省略されている。そういうコンセプトではあるのだが、一読するだけではどこまで理解が得られるのだろうか。逆に、ある程度理解しているところなので、それほど難しい点はない。
VHDLの実装だが、ひたすら写経して、それが終わった時点でかなりの満足感を味わえた。GHDLのコンパイルがものすごく早いので、そのストレスはなかった。また、エラーメッセージも比較的的確なので、修正もサクサク進んだ。
書籍通りに進めると、CPUのテストベンチも例が提示されている。これをつかって、引き続きGHDLでシミュレーション＆GTKWaveで波形を表示した。
あれ、なんかプログラムカウンタが早い段階で停止している。何か間違っていることは分かったが、どうやってデバッグすれば良いのか分からず、途方に暮れた。以下は、私がたどったデバッグ手順。PCからすると、JE命令で意図せずPCが上書きされているらしい。JE命令は比較結果を保持するCMP_FLAGで判断しているので、これを表示してみる。しばらく有効にならないはずなのに、有効になっている。ここで、ALUを実装しているexec.vhdの該当する命令の記述を確認するも、特におかしなところはない。となると、その手前のCMP命令が怪しいのかも。ALUに入力されるREG_AとREG_Bの波形を見ると、たしかに同値になっている。CMP命令の実装は正しいようだが、そもそもREG_AとREG_Bが同値になること自体が意図していない。cpu15_btのレジスタまわりの接続を確認していると、REG_Bを指定する第2オペランドが、第1オペランドと同じになっている！というわけで、ここを修正して、再度シミュレーションを動かしてみる。外部メモリに相当するIO65_OUTを波形表示してみると、期待通りの値になり、さらにPCも停止している。というわけで、うまく行った模様。
第8講 FPGA評価ボード上でCPU を動作させる
単なる読み物とした。なぜなら、実機を持っていないので、あまり検討しても楽しくない。7セグ表示の仕組みを作っても、波形しか見られないので、何が起きているのか全然分からない。
動かしてわかるCPUの作り方 第4～6講
第4講 論理回路の基礎を復習する
特筆すべきことなし。
第5講 ハードウェア記述言語のVHDL を用いて回路を表現する
この章は検証が難しい。というのも、回路の記述例は多数あるのだが、テストベンチがないためにシミュレーションができない（テストベンチは次章の最後のほうに登場する）。なお、付録にもそういった記述はない。章構成としてここに入れるのがベターであることは理解できるが、手を動かして理解するという点では難がある。
第6講 FPGA 評価ボード上で簡単な回路を動作させる
基本的に読み物。Altera (Intel)のCyclon Vを搭載しているDE0-CVというFPGA評価ボードを対象としている。FPGAの内部構造についても簡単に触れているが、かならずしも詳細まで理解させようという意図は無い様子。FPGA評価ボードの入出力（スイッチや7セグ）については、回路レベルで紹介されており、その点では読み応えが多少ある。
GHDLの導入
書籍の前提に従ってQuartus Primeをインストールすれば話は早いのだが、かなり巨大なソフトウェアなのでインストールをためらっている。そもそも実機を持っていないので、そこまでやる必要性も感じていない。一方で、シミュレーションはしてみたい。そこで、VHDL対応のOSSであるGHDLをインストールして検証した。また、波形の表示にはGTKWaveを利用した。いずれもWindows環境である。
P.157 図 6-20 30行目 prot_mapはport mapの間違い。
GHDLはコンパイルとシミュレーションの動作を引数で切り替えるので、ちょっと最初は戸惑う。とはいえ、分かってしまえば、それほど難しくない。
VHDLは方言が多いらしい。GHDLはIEEE標準に厳格であるため、書籍のとおりにテストベンチを書くとエラーとなる。synopsys方言を有効にし、さらに-fexplicitオプションを有効にする必要がある。
